在一个用Verilog HDL描述的模块中,定义A、B是模块的输入信号,C是与A、B同位宽的输出信号,模块功能描述是assign C=(A>B)?A：B;如果某时刻A=4’b1101,B=4’b1010,则此时C=
A、4’b0000
B、4’b000
C、4’b1010
D、4’b1101
【正确答案】：D
在一个用Verilog HDL描述的模块中,定义A、B是模块的输入信号,C是与A、B同位宽的输出信号,模块功能描述是assign
- 2024-09-10 05:37:58
- 电子电路EDA技术(06169)